无极性rs485接口芯片的研究与实现

2023年12月15日发(作者：上海大众polo三厢报价)

第1章绪论

1.1 RS485简介及应用

RS485是一种对于数据传输制定的标准，主要针对接口制定了一些电气规定，数据的主要传输方式是差分形式。RS485接口标准的英文全称为“Electrical

Characteristics of Generators and Receivers for Use in Balanced Digital Multipoint

Systerms”，为方便起见，人们将全称简化为了RS485。由于RS485是在RS422和RS232上面演变出来的，所以相对它们有较多优点。例如以前RS232的总线节点数为1发1收，RS422的总线节点数为1发10收，而目前RS485的总线节点数为1发至少32收[2]；带负载能力变强，RS232可以驱动3KΩ~7KΩ的负载，RS422可以驱动100Ω的负载，而RS485可以驱动54Ω的负载。除举例的几点外RS485还有其他相对的优点，像驱动器的共模电压范围等等。

RS485总线对于数据通信存在一些不能兼容的问题，其传输的最大速率和最大距离不能同时达到最大，也就是说当RS485总线的数据传输速率最大时其传输距离为最小，这时如果想要达到远距离传输[3]，应在传输总线上增加RS485中继器来达到[4]。同样，当数据通信为最远时，这时数据传输速率又处于最小。所以对于不一样的使用领域需要设计相应的RS485接口芯片[5]。本文设计的无极性RS485接口芯片适用于中等通信速率及中等通信距离场所。目前已有的RS485接口芯片上限可以达到10Mbps的数据率，传输距离超过1200米[6]。

RS485接口标准得到广大用户青睐的一个主要原因是RS485使用起来方便，而且如果用户有其他特别需求可以在RS485标准的基础上设立自己额外的标准。比如PROFIBUS-DP、CAN、FF、Modbus及INTERBUS-S的物理层协议都是构建在RS485标准协议的基础上，或是与RS485标准协议保持兼容[7]。

图1.1是一个比较典型的半双工传输模式的RS485网络构架图，其中包括RS485接口芯片、传输总线及终端电阻[8]。从图中可以看出，总线包括两根线，它们传输的信号是以差分形式存在，而RS485收发器或者称为接口芯片，它是通过数据传输端口A和B分别对应连接到总线的A线和B线上。终端电阻一般连接在两个尽头的端口上。另外一般为了保持数据通讯正常，总线系统中还会挂接上下拉电阻，其中A线接上拉电阻到VDD，B线接下拉电阻到GND[9]。

1 1.2 本课题的国内外发展情况

目前RS485总线通讯已成为远距离传输的主流通讯解决方案，国内外都已经对RS485接口芯片做了大量的研究与设计，其中主要针对的问题是降低芯片的

120ΩDIDEROREBDABRDRDRABA120ΩBDARDIDEROREDIDEROREDIDERORE图1.1 典型的半双工RS485网络

功耗、增加芯片的失效保护功能、控制发送器的输出压摆率降低EMI辐射、增加输入滤波功能、增加在同一条总线上同时挂接收发器的总个数、驱动器的输出保护、增加通信速率或者通信距离等等，另外还有针对不同的电源电压设计相应的芯片，对于这些方面研究国内外已经有很多公司已经做出了比较成熟的方案及量产的芯片。对于RS485接口芯片的工艺选择，电源电压选择及功能的要求当前皆很成熟。其中国外以TI为代表的公司有很多款RS485接口芯片，可以应用于不同的场合，同时还有MAXIM、SIPEX及NS等也有很多成熟的产品。而国内以上海贝岭股份有限公司为代表也有许多成熟及量产的产品，同时还有无锡松朗、无锡辐导微电子有限公司及深圳宇泰科技有限公司等[10]。另外还有像北京福星晓程科技股份有限公司这种目前还没有量产的代表芯片，但是可以给客户提供针对RS485方面的解决方案。虽然国内设计生产RS485接口芯片的公司不少，但一些比较先进的关键技术还是被国外的一些大公司所掌握。

目前国内外还没有对RS485接口芯片的无极性做深入研究。有些公司是从编写程序方面来解决芯片接错的问题，可是这种解决方案需要消耗更多时间与精力；为了解决这种问题，设计一款无极性RS485收发器非常有必要。

1.3 本课题的研究意义及特点

1.3.1 意义

由于RS485总线具有方便应用及操作、通过简单的程序设计就可以运用及成本低等优点，RS485总线的应用越来越广泛，已经在各大领域被熟练运用，比2 如以RS485总线为基础实现了PROFIBUS-DP、CAN等现场总线[11]，同时PLC之间的通信、智能小区的门禁、消防系统、远程抄表系统等。

相对于以前落后的通信标准，RS485总线上节点数已经扩展为32个，同时规定单位输入阻抗为12KΩ，所以可以通过增加接口芯片的输入阻抗来增加总线上挂接的收发器的个数。本文设计的收发器输入电阻大于96KΩ，相当于1/8单位输入阻抗，所以在RS485总线上能够同时挂接256个本种芯片。RS485总线传输的是差分信号，可以大大减少由于各种噪声造成的影响，数据可以进行更准确的传输。但恰恰又是由于RS485总线的差分数据传输形式，RS485接口芯片和总线的连接是通过两个数据通信接口，分别用A和B来表示。因为是两个端口A和B需要分别准确的对应的接到总线的A线和B线，所以在这个环节的操作很容易产生差错，操作人员容易将芯片的A端口连接到总线的B线，同时将芯片的B端口连接到总线的A线，这样的话就会导致数据传输的错误[12]。所以需要一款具有无极性功能的RS485接口芯片，也就是芯片的A与B端口没有极性之分，所以分别改用X和Y来表示，无论X和Y与RS485总线的A和B怎么连接都不会影响数据正确的传输。综合以上，无极性RS485接口芯片的研究与设计具有非常重要研究价值[13]。

1.3.2 特点

本课题的目的是在有极性的RS485接口芯片上增加无极性的功能。该芯片具有下面特点：

? 芯片具有无极性功能

? 引脚与SN65lbc184、MAX13085等芯片兼容

? 工作电源为5V电源

? 通信总线上能够容纳256个该种芯片

? 发送器拥有低压摆率输出[14]

? 发送器及接收器具有3态输出[15]

? 符合EIA/TIA-485-A标准

? 具有低功耗控制

1.4 论文工作及内容安排

1.4.1 论文工作内容

1）确定总体设计方案

3 主要包括选择成熟并且适合的工艺、确定管子及电阻等器件、芯片指标的确定以及性能的优化等工作。本文流片的工艺采用的是台湾旺宏（MXIC）0.5微米高压CMOS工艺。在芯片具体功能指标设计方面，作者按照合作公司要求学习了MAXIM公司的MAX3085这款芯片的datesheet。在功能特点方面，本文设计的芯片不仅具有大多数一般芯片的功能，如3态输出、限压摆率控制等功能，也具有一些少部分芯片才有的功能，如短路电流保护、低功耗控制等。

2）芯片的功能模块划分

整个芯片主要由接收器、发送器、极性控制三个模块构成。接收器包含输入级、比较器及输出控制电路等，其中输入级是由电阻网络及电位平移电路构成[16]；发送器是由平衡驱动模块、驱动输出模块等组合而成[17]；极性控制模块是由振荡器、极性控制、上下拉电阻及极性开关构成。

3）电路设计与改进

这部分工作主要是先确定芯片实现的功能，然后根据要实现的功能选择合适的电路结构，对不同的电路模块进行功能仿真。电路基本功能实现之后再对电路做具体功能指标的仿真，如果该电路结构不能达到所要求的功能指标或者要浪费较多资源时，需要对电路结构或功能指标做出调整。

对于接收器，第一个困难是使用5V直流电压源实现共模为-7V~12V的电压范围。经过一些探索，最后决定使用一种电位平移电路来解决，通过电位平移电路将输入端较大共模范围（-7V~12V）X/Y信号转换为共模范围较小的差分信号后再进入到比较器电路当中。另一个问题是实现收发器的大输入电阻，由于收发器的输入电阻也就是接收器模块的输入阻抗，所以解决方案就是控制接收器输入级电位平移电路中的电阻大小，使得接收器的输入电阻大于96KΩ，实现总线上可同时容纳256个该种芯片。

对于发送器，设计及实现的难点在于低压摆率控制、短路电流保护功能及X/Y端口的输入与输出隔离问题上。通过降低驱动器输出端信号X/Y的电压摆率，可以有效地降低由于通信媒介对信号传送造成的反射和电磁辐射形式的干扰。本文通过调制驱动电路中输出MOS管的两个控制信号的时延和输出MOS管的版图面积等方法，实现压摆率的降低。为了实现限流保护功能，增加了一些逻辑控制电路，使得当输出电流过大时关断一条驱动输出电路的支路来减小电流。为了实现芯片接收和发送的隔离，在驱动输出电路上增加了反向隔离二极管，可以实现隔离。

对于低功耗的控制，设计难点是低功耗的判断时间，在接收器和发送器都无效后经过一定时间后才开启低功耗控制模块让整个芯片开启关断模式。解决办法是控制逻辑门之间信号的延时来实现。

4 对于无极性控制的功能，其设计难点在于极性判断时间的设定与控制，因为极性判断时间太长或太短都会影响数据的正常传输，最后根据本芯片的应用场合来设定其极性判断时间，该时间的调节是通过芯片内部的振荡器震荡周期以及分频器个数来控制。

1.4.2 论文内容安排

本文主要由五个章节构成，其中第一章主要介绍了RS485的基本背景及应

用；第二章介绍了RS485和其他通信协议的异同以及本文中无极性RS485接口芯片基本工作原理；第三章是RS485接口芯片基本模块电路的分析及仿真验证；第四章主要包括电路整体仿真及版图绘制与测试；第五章主要进行了目前问题的总结以及对未来的展望。

5 第2章无极性RS485指标与原理

2.1 串行通信协议的介绍

芯片与外界信息沟通的行为我们称之为通信。一般情况下芯片系统较为常用的通信模式为串行通信，由于这种通信方式的传输是按位来进行，一根简单的数据信号线就能连接芯片系统与外界。由于并行通信是按字节进行传输，其需要的传输线较串行通信多[18]，而且和串行通信相比，需要消耗更多引脚资源，同时由于信号偏移也不适用于高速度及远距离通信场所。综上由于串行通信的优点，它在民用及工业等范围有着广泛应用。

串行通讯从速率上分为传统串行通讯与高速串行通讯，前者速率通常为1Gbps以下，技术较为简单，如RS485、RS232等；后者速率在1Gbps以上，基于SerDes（Serializer-Deserializer）并串转变技术，在高速通信领域逐渐取代并行总线并慢慢的变成芯片的主要接口，如PCIE，SATA等。

从数据传输的角度区分，传统串行通讯按照传输模式可分为以下三类：单工通信模式、半双工传输模式和全双工通信模式[19]。

（1）单工传输方式的特点为具有固定的发射器和接收器，数据只能进行单向传输，即只能从发送器传输到接收器不能从事逆向传输。

数据线发送端地线接收端单工模式

图2.1 单工模式工作框

（2）半双工传输模式与单工传输模式有一项共同点即仅通过一根通信线，但不同点在于它的发送端和接收端可以互换，能实现数据的双向传输[20]，本文介绍的RS485接口芯片的数据传输方式即为半双工模式[21]。

（3）全双工传输方式和单工及半双工不同在于其需要利用两条传输线，它的特点是两端可以同时进行发送和接收而且互相没有影响。

6 数据线发送/接收端地线接收/发送端半双工模式

图2.2 半双工模式工作框

数据线发送/接收端地线接收/发送端全双工模式

图2.3 全双工模式工作框

2.2 RS485串行接口标准简介

RS485标准于1983年发布，相对于之前串行协议，其允许在一条总线上可以同时挂接多达256个收发器，RS485驱动器的驱动能力也得到了提升，同时也增加了冲突保护等功能，总线的共模电压范围扩展到了-7V~12V[22]。RS485协议标准采用平衡的差分传输方式，可以有效抑制信号的共模噪声及不同地点的地电位差等影响。差分传输主要利用一对互相缠绕的传输线来达到。发送器模块将待发送的二进制数字信号转换为差分的模拟信号，这一对模拟电平通过总线进行传输，当它们之间电压范围为+2～+6V时表明传送的是数字信号“1”；当两传输线间电压范围为-2～-6V时表示传送的是数字信号“0”[23]。除此之外，两线共同的参考地定义为C点，RS485芯片的接收器和发送器均有一个使能端口，当发送器的使能端口无效时，发送器的输出为高阻态即不同于逻辑高与低的第三个状态。当接收器输入端A与B之间的电压信号大于200mV时侯，接收器输出高，当A与B之间的输入电压小于-200mV时，接收器输出低[24]。对于RS485标准来言，其数据传输双绞线的距离与数据的最大通信速率是成矛盾的状态，即数据通信距离越远则其传输速率则比较低，RS485总线的最大的传输距离大于1200米[25]，另外在相近的通信距离，最大通信速率可高达10Mbps。

7 2.3 串行通讯接口标准的异同

标准RS232、RS422及RS485的异同概括于下表。

表2.1 RS232、RS422及RS485三种标准的异同

规定

时间

工作方式

节点数

最大传输距离

最大传输速度

最大驱动输出电压

驱动器输出（负载最小时）

驱动器输出（空载最大时）

驱动器负载阻抗（Ω）

接收器输入电压范围

接收器输入门限

接收器输入电阻（Ω）

驱动器共模电压

接收器共模电压

接收器敏感度

终端电阻个数

使能端

逻辑1（发送端）

逻辑0（发送端）

逻辑1（接收端）

逻辑0（接收端）

高阻态

RS232

1962

单端

1发1收

50英尺即15米

20Kbps

+/-25V

+/-5V～+/-15V

+/-25V

3K～7K

+/-15V

+/-3V

3K～7K

-3V～+3V

-7V～+7V

无

+5V~+15V

-5V~-15V

+3V~+12V

-3V~-12V

无

RS422

差分

1发10收

400英尺即1219米

10Mbps

-0.25V～+6V

+/-2V

+/-6V

100

-10V～+10V

+/-200mV

≥4K

1V～+3V

-7V～+12V

±0.2V

无

A>B(+2~+6V)

RS485

1983

差分

1发至少32收

400英尺即1219米

10Mbps

-7V～+12V

+/-1.5V

+/-6V

-7V～+12V

+/-200mV

≥12K

-7V～+12V

±0.2V

有

A>B(+2~+6V)

A>B（大于+200mV） A>B（大于+200mV）

无有

8 2.4 基于Cadence的设计平台简介

Cadence作为一种集成电路领域的商用EDA软件，其包含的工具接近涵盖了IC的所有领域，例如面向数字设计的基本时序、事件驱动的NC-Verilog仿真验证平台，Encounter自动布局布线平台；面向全定制数字设计以及模拟设计的ADE（Analog Design Environment）平台，包含电路图设计工具Composer、仿真工具Spectre、版图工具Layout等[26]；以及面向数、模混合设计的AMS（Analog and

Mixed-signal Simulation）平台，将用硬件描述语言设计的数字模块与电路图统一用电路视图表示进行混合仿真验证。本文利用了ADE平台的设计步骤，即电路图设计Schematic Composer > Spectre仿真验证 > Virtuoso Layout Editor 版图设计 > Assura版图验证以及提取寄生参数 > Spectre进行后仿 > 提交数据流片。

Virtuoso模拟/全定制电路图Spectre单独仿真Layout版图绘制AssuraDRC/LVS检查提取寄生参数提交数据全芯片验证添加IO/PAD图2.4 电路设计流程图

版图后仿2.5 设计指标

根据智能电网系统对RS485通信接口芯片的连接方便的要求，本论文需要设计一款无极性RS485接口芯片，适用于智能电网系统，具有无极性、低功耗、限流保护及抗电磁干扰等特点。它是基于半双工的通信模式，也就是芯片的接收器工作时发送器就必须关断，发送器工作时接收器就必须关断，所以芯片具有两个使能控制信号，分别命令接收器与发送器的运行与否。它具备：

1）无极性功能：芯片的两个通信端口可以任意的接在两根总线上而不影响数据传输；

2）低功耗：当接收器和发送器处于同时不工作的时间超于一定值，整个芯片将会处于关断状态，可以减少整个芯片的能耗；

3）抗电磁干扰功能：通过降低驱动器电压摆率，可以减小EMI及不恰当的电缆端接引起的反射；

4）驱动器输出限流保护：主要是通过输出级折返式限流方式，当驱动器的输出电流过大时可以自动关断一条支路，在不影响功能的同时在整个共模电压范围内提供快速的短路保护。

9 本芯片设计指标如下：

? 电源电压：5V

? 输入共模电压范围：-7V~12V

? 输出电流：50mA

? 输入阻抗：大于96KΩ

? 总线可以一起容纳负载的个数：256

? 最小功耗：10nW

? 低功耗判断时间：700ns

? 比较器翻转阈值：0mV

? 极性判断时间：0.5ms

相比传统的RS485接口芯片，所设计电路具有自动判断极性并自动转换极性的功能。基于标准0.5μm CMOS高压工艺，通过Cadence仿真软件对各个子模块电路和整体电路进行仿真并验证，完成了电路的版图设计与绘制，并加入全芯片的ESD防护器件，最后流片成功，测试得到芯片基本功能及参数指标。

2.6 芯片的框图及原理

图2.5是整个芯片的构架框图，整个电路的子电路有：低功耗控制、振荡器、极性控制、上下拉电阻控制、极性开关、比较器、接收器输出控制、平衡驱动及驱动输出。本文设计的芯片和市场上正在用的RS485芯片的封装形式及端口均兼容，所以具有8个端口。其中两个数据通信端口用X、Y代表。比较器的两个输入信号用a、b来表示，两根传输总线分别用A、B表示。正常情况下信号a通过X端口连接A线，信号b通过Y端口连接B线，当极性接反时，信号a通过Y端口连接A总线，信号b通过X端口连接B总线[27]。

RORE接收器输出控制电路比较器ab极性开关XY振荡器低功耗DEDI极性控制电路上下拉电阻控制平衡驱动驱动输出

图2.5 芯片系统框图

10 在采集器等主设备的RS485接口处需在总线的 A、 B 线上分别接上拉和下拉电阻（根据挂网设备数量在 0.5KΩ-12KΩ之间选择）。芯片上电后，将芯片的两个使能端口RE、DE均设置为 0，也就是接收器导通，发送器关断，以便判断极性。如果X与A线相连，Y与B线相连，由于主设备端A线接上拉电阻、B线接下拉电阻，所以芯片端口X的电压大于端口Y的电压，极性判断电路判断的结果为RS485芯片的极性和总线极性一致，则极性开关不会打开同时上下拉电阻电路不改变状态，X、Y依然分别连接a、b，系统将正常工作。如果 Y 与 A

线相连，X 与 B 线相连，这样由于A/B线的上/下拉电阻的作用，使得芯片端口Y的电压大于端口X电压，极性判断电路判断结果为芯片的极性和总线极性相反，则后面的极性控制电路将会被打开并使得上下拉电阻转换，极性开关将a和b端口转换，DI信号也进行反转，从而节点a通过Y连接到A线，节点b通过X连接到B线，避免了信号传输的错误[28]。由于芯片上集成有上下拉电阻，芯片上电后会自动判别与总线连接的极性，并根据极性判断结果自动连接内部上下拉电阻。在芯片不掉电时，即使断开和总线的连接（不改变原有接法）也不需要再次判断与总线连接的极性，从而减少了较表时间。如果在上电后，改变了原有接法，则需要一定的时间重新进行自动极性判断与校正。

11 第3章子模块电路设计及仿真

3.1 接收器

3.1.1 接收器的功能要求及构成

当发送器无效且接收器有效时，接收器将X、Y端口差分的模拟信号转换成RO端口的数字信号并输出。X?Y?200mV时RO输出高，当X?Y??200mV时RO输出低[29]。本文设计的接收器主要是由比较器及输出控制电路构成[30]。

3.1.2 比较器原理及电路

比较器是用于比较一个模拟信号和另一个模拟信号或者参考信号，通过比较输出一个二进制信号。本文设计的是一种开环形式比较器，它是基于一种开环状态下的放大器构成。由差分运放的特性曲线可知，开环情形下，当差分输入有微小差异，便通过放大效应将输出置高（低），且该电路没有稳定性问题。

比较器的整体框图见下图，主要是三个模块构成的，分别是：偏置电路、运算放大器及自偏置差分运放。其中运放又包括线性分压电路及折叠式共源共栅全差分运放两个部分[31]。

V1OA运算放大器运算放大器OBab自偏置差分运放自偏置差分运放IN偏置电路偏置电路 V2V3OUT1

图3.1 比较器整体电路框图

比较器的输入和输出的关系总结于表3.1。其中L代表逻辑低，H代表逻辑高，X代表任何信号，Z代表高阻态。

表3.1比较器逻辑关系总结

差分输入a?b 使能输入RE

输出RO

大于200mV

小于-200mV

（1）、偏置电路：

12 偏置电路的功能是给后面运算放大器提供合适的偏置[32]。本偏置电路为后面的运放提供三路信号分别为V1、V2及V3。完整的偏置电路如下图所示。

VDD1346R2R3V3V1R1271015IN58911121314V2GND

图3.2完整的偏置电路图

若IN输入高逻辑电平信号，管子3、8、12~14开启，将导通的电路用导线代替后电路图如下。信号V3为5V的高电平，V1和V2为0V的低电平。运放不工作，即整个比较器失效。

VDD146R2R3V3V1R1271015IN5911V2GND

图3.3 IN为高时偏置电路的简化

当IN为低电平时，管子3、8、12~14处于关断状态，将关断的管子省略掉后的电路图如下。该偏置电路正常，后面的运放正常运行即比较器也有效[33]。其中管子4、6组成电流镜，管子7、10及9、11分别组成电流镜为后面的电路提供偏置电流[34]。

（2）、运算放大器

13 一个太小的信号（数字或模拟）一般不能驱动负载，也不能克服环境里的一些噪声，甚至不能为数字电路提供逻辑电平，所以有必要利用运算放大器将它进行放大来达到要求。套筒式运算放大器相对于折叠式运算放大器具有大的输出摆

VDD146R2V3R12710IN59V111V2

GND

图3.4 IN为低时偏置电路的简化

幅、输入与输出能够短路、输入的共模电平范围大等优点，本文中比较器的核心结构为套筒式运算放大器。

由于RS485协议中定义A/B信号的共模范围为-7V~12V，而本设计中运放应用的管子为5V的普通NMOS/PMOS管，为了使运放可以正常工作需要一种线性分压电路将范围较大的A/B输入信号转换为范围较小的信号IA/IB，保证IA/IB的值处在运放的共模输入范围以内[35]。运放的核心电路见图3.5。

VDD426V3IAOAOB281920IB27V1212229R4R5R6R730V2GNDab

图3.5 运放的核心电路

14 其中R4~R7、PMOS管16、18、21及22构成线性分压电路。MOS管19、20、23~30构成运放的核心结构，19和20为运放的输入对管，23~26起到共模反馈作用。运放的增益AV表达式如下：

??2??AV?gm19???gm27?gmb27??ro27??ro19//ro29??//??g???

(3.1)?m25???gm19、gm25、gm27分别是MOS管19、25、27的跨导，gmb27为MOS管27的衬底跨导，ro19、ro27、ro29分别是MOS管19、27、29的输出阻抗。

（3）、自偏置差分运放

自偏置差分运放的作用主要是将全差分运放的双端输出转换成单端信号再进行输出。两个同样的放大器构成此电路，其中一个分别为另一个的负载。电路图如下图所示。差分运放的自适应尾电流可以通过将32和34的漏极连接到31和36的栅极来达到。当OA增加时，32和34的漏极电压下降，从而31导通，电流增大并通过33流出到OUT1；当OB减小时，33开启，35慢慢的截止。当OA减小，OB增加时，32和34的漏极电压上升，从而36打开，31慢慢截止，35打开，33慢慢关断，电流从OUT1到35和36泄放。此电路的特点就是具有大电流吸收和流出的功能[36]。所以电压摆率较小。

VDD31OA3233OB3435OUT136GND

图3.6 自偏置差分运放

全差分运放的差模增益仿真见图3.7。从仿真结果中可以看到，它的增益是60.68dB。

全差分运算放大器的共模增仿真见图3.8.

15 可以看到共模增益为-15.78dB. 用Ad表示运放的差模增益，Ac表示共模增益，所以共模抑制比可以表示为[37]：

CMRR?Ad。所以本运放的共模抑制比的Ac计算结果为：

CMRR??60.68???15.78??dB?76.46dB

图3.7运放的差模增益仿真

图3.8运放的共模增益仿真结果

全差分电路的电源增益仿真见图3.9. 电源增益为-388.3mdB. 用Ad表示运放的差模增益，AVDD表示电源增益，所以电源抑制比可以表示为：

16 PSRR?AdAVDD。所以本共模抑制比的结果计算如下：

PSRR??60.68???0.3883??dB?61.0683dB

图3.9运放的电源增益仿真

由于RS485总线A、B电压的共模范围为-7V~12V，所以芯片的端口X/Y的信号应该在整个范围内接收器的翻转阈值电压都应该正常[38]。下图为当a=0V时，对b进行直流电压扫描得到RO输出电压的翻转结果。

图3.10 比较器在0V时阈值仿真

17 从结果中可以看出RO的翻转电压在0V，满足当a?b?200mV时RO为高，当a?b??200mV时RO为低[39]。

图3.11为当a=-7V时，对b进行直流电压扫描得到RO输出电压的翻转。RO的翻转电压在-7.03V，也满足当a?b?200mV时RO为高，当a?b??200mV时RO为低。

图3.11 比较器在-7V时翻转阈值仿真

下图为当a=12V时，对b进行直流电压扫描得到RO输出电压的翻转[40]。RO的翻转电压在12V，也满足当a?b?200mV时RO为高，当a?b??200mV时RO为低。

图3.12 比较器在12V时翻转阈值仿真

18 将a和b设置成变化的小信号方波对接收器进行瞬态仿真，仿真结果见图3.13，同样满足当a?b?200mV时RO为高，当a?b??200mV时RO为低。

图3.13 接收器的小信号仿真

3.1.3 接收的使能控制及输出电路

接收器使能控制输出电路的主要功能是实现使能端口RE对接收器输出的有效控制。比较器输出为OUT1，接收器输出为RO，它们与RE的关系可以表示如下：当RE有效时，芯片的输出RO与OUT1完全相同[41]；当RE无效时，则芯片的输出RO和任何信号没有关系（包括比较器的输出OUT1），输出恒为高阻态。接收器的控制输出电路结构见图3.14。

VDDOUT1INV51NOR7INV52i1ROINV53INV54INV55NAND14INV56i2REGND

图3.14 使能控制输出电路

19 在这个模块电路中，输入信号模式和内部电路的信号是不一样的，输入的是TTL形式信号，而内部电路是CMOS形式信号，所以需要对它们改变。这种情况可以通过在RE端口的输入端增加缓冲器来解决。在此电路中INV53、INV54起缓冲器作用。增加缓冲器，一方面是出于电平兼容性考虑，另一方面，信号的驱动力得到加强[42]。

上图中左半部分是一些逻辑门结构，右半部分是三态缓冲器。由于在RS485信号通信中都是通过总线来传输的，所以接收部分的输出需要采用三态缓冲器的输出电路[16]。因为很多芯片电路的输出都是接到传输总线上的，其中不同的电路可能具有不同的输出状态，而如果这些不同状态的信号同时输送到传输总线上，很可能使电路发生故障或电路短路[16]。为了保证整个系统包括传输总线及接在上面的所有电路都工作正常，连接在总线上的信号都应该按照一定的时间和顺序向传输总线发射信号，也就是实现传输总线上在同一时间只有一个电路发送信号到总线上，此时其他电路保持高阻态。这就要求接收器的输出模块具有三态可控功能，三态缓冲器具有下面这几种不同的状态: l)输出为高电平：NMOS管关断，PMOS管打开，有电流从电源从PMOS管流出到负载电路上; 2)输出为低电平：NMOS管打开，PMOS管截止，有电流从负载电路经NMOS管流入到GND上; 3)高阻态：NMOS与PMOS管都是关断的，既没有电流从VDD流出，也没有电流往GND流入。等效为悬空的状态，不影响其它电路正常运行。

使能端口有效时接收器的输出为高的仿真见图3.15。仿真的信号设置如下：在输入的X与Y之间加入+1.5V方波信号，在RE上输入5V的方波，将RO通过1KΩ的电阻接地。

图3.15 接收器使能输出为高的仿真

20 观察RE和RO端口的波形，在RE是高逻辑电平时，接收器的工作没有意义，它的输出也变为第三种状态即高阻态，被外接的1KΩ电阻拉到低电平，在RE位低电平有效状态时，输出信号RO即比较器的结果，为高电平[43]。仿真结果可以证明RE的功能为低时有效。

接收器的使能输出为低时仿真见图3.16。仿真的信号设置如下：在接收器的X与Y间加入-1.5V的方波信号， RE端输入5V的方波，RO端口通过1KΩ的电阻接电源VDD。观察RE和RO端口的结果得到，在RE为高时接收器无效，RO为高阻态，没有输出信号，被外接的1KΩ电阻拉到高电平，在RE为低电平有效状态时，RO的结果和比较器的结果完全相同，也就是输出了低电平。仿真结果可以证明端口RE的功能是低时有效。

图3.16 接收器使能输出低的仿真

3.2 发送器

发送器的基本功能是把输入数字信号DI转换成差分形式的模拟信号X和Y再进行输出。当DI为高电平时，输出X>Y；如果DI为低电平时，输出X

3.2.1 平衡驱动电路

当P22=DE=5V，DI为高电平时，通过分析INV37~INV50、NAND10~NAND13、NOR4~NOR6等逻辑门的逻辑关系可得A1~A4都是低电平信号，所以驱动输出电路中的PMOS管h1与h2打开，NMOS管h5和h6截止，所以输出信号X被拉至高逻辑电平[46]，同理可以分析出B1~B4都是高逻辑电平，驱动输出电路中的PMOS管h8和h9关断，NMOS管h11和h12导通，所以Y被拉至低电平[47]。若P22=DE=5V，DI是低，同理可以分析出X为低，Y为高。

平衡驱动电路驱动输出电路VDDh1A1h3h2A2NAND11INV45INV46NOR4NOR5INV47DIINV38INV39INV40XaNOR6SINAND10INV43INV44INV48INV49NAND12NAND13INV50INV37h4A4h5h6A3DEP22INV41INV42GNDVDDh7B2h8h9B1YbB4h10h11h12B3GND

图3.17 发送器的整体电路

表3.2 发送电路的逻辑关系

输入DI

使能信号DE

输出X

输出Y

22 发送电路的端口信号之间的逻辑关系总结于表3.2。其中H表示高，L表示低，X表示高或低，Z表示高阻态。

该电路除了具有基本的转换作用外还具有限流保护和压摆率控制等两个功能。由上面分析可知当DI为高时，信号A1~A4都为低， X为高，此时若信号X被强制的拉至低的话将会有比较多的电流从VDD流向地，从而很可能造成器件烧坏。合理的设置NOR4的阈值电压可以使得当X被强制的拉到低电平时NOR4的输出变为高电平[48]，从而A2变为高电平，PMOS管h2关断，所以从VDD流向地的通路减少一个，电流将会大大减少，从而起到限流保护的作用[49]。

本文设计的发送器通过三个途径来达到限制压摆率的目的。第一种是通过控制信号对A1和A2不同步来达到。若DI为高时，INV47和INV50延时的加长或导致信号A2和A1的延时有一定的差别，也就是A2的延时长于A1，信号A4的延时大于信号A3的延时，从而PMOS管h3先于h2打开，VDD到信号X的负载电容的充电电流变得相对缓慢，所以信号X上升的时间会加大，电压摆率得到有效限制。信号A1~A4的延时公式表达如下：

cVtp?LDD2??11?

?22?K(V?V)K(V?V)TPNDDTN?PDD?

(3.2)其中CL为两个管子PMOS和NMOS连接处的寄生电容及后级的负载电容的相加[52]，VTP和VTN分别是PMOS与NMOS管的阈值电压，KP??pCox?KN??nCox?W和LW。因为?pCox和?nCox为定值，可以看出信号A1~A4的延时时和LW构成反相器的MOS管的成正比，通过控制他们的比值可以控制输出信号的延L时。

第二种主要是通过增加A1~A4的上升以及下降时间来达到。以DI为高时为例，当A1和A2的上升及下降时间加长后，则PMOS管h2和h3的打开时间也变得缓慢，从而VDD到信号X的负载电容的充电时间变慢，所以信号X的上升沿所用的时间加大，电压摆率降低。信号A1或A2的上升时间tR或下降时间tF可以用下面的表达式来表达：

??V?0.1VDD??1.9VDD?2VTPC1?tR?L??TP??ln??KP?VDD?VTP?2?VDD?VTP?0.1VDD??1.9VDD?2VTNCL?VTN?0.1VDD?1tF????ln????KP?VDD?VTN?2?VDD?VTN?0.1VDD?23

???

(3.3)

???

?(3.4) 其中CL为反相器的寄生电容和负载电容的和，对于信号A1~A4来说，前一级反相器的寄生电容远远小于后面连接的驱动输出管的寄生电容即信号A1~A4的负载电容。在本文设计中，主要是通过增大驱动输出管h2、h3、h5及h6的面积来增加负载电容，使得A1~A4的上升以及下降的时间变得缓慢。

第三种是通过增加输出驱动管h1~h6的寄生电容来达到。由上面公式可知，X的上升以及下降所用的时间与电路中驱动输出管自身的寄生电容成正比，所以通过直接的增大驱动输出管h2、h3、h5及h6的面积来增加输出信号X的上升或下降时间[50]。

本芯片采用的是半双工的传输模式，也就是接收器工作时发送器是关断的，发送器工作时接收器将被关断。所以本设计将发送器的输出端X和Y分别和接收器的输入端X和Y共用，这样可以减少芯片的端口个数方便于封装。当DE=5V且RE=5V时，接收器关断发送器工作，此时X/Y作为整个芯片的输出端口；而当DE=0V且RE=0V时，发送器关断，驱动输出电路中的PMOS和NMOS均关断，信号X和Y都处于高阻态，不能向外发送信号，接收器工作，此时X/Y作为整个芯片的输入端口。由于X/Y作为输入信号时的电压范围是-7V~12V，假设X端口的电压为12V时，则PMOS管h2和h3的源漏将会颠倒并导通，此将会有大电流从X端口流向VDD，该大电流将会损坏管子；若X端口的信号电压为-7V时，则NMOS管h5和h6的源漏将会颠倒并导通，大电流将会从X流向地，同样会损坏电路。为了避免这种影响，需要加入四个二极管接法的PMOS管h1、h4、h7及h10来隔离输入和输出的相互作用，他们可以起到隔离的作用。当PMOS管h2和h3的源漏颠倒并导通时，二极管接法的h1将会反偏偏置，所以没有电流流过，从而达到输入和输出断开的功能，可靠地防护了内部模块电路。同理可以推导驱动输出模块的其他部分。用MOS管做二极管的原因：减少导通电阻即减少压降，利用了MOS管的PN结做二极管。由于X、Y端口的电压范围为-7V~12V，且与外界总线相连，存在高电压、浪涌的危险，所以输出驱动级的MOS器件必须采用高压器件，二极管接法的MOS管器件的衬底应与栅极电压保持一致以避免栅极氧化层被击穿。

发送器的时序功能仿真见图3.18。这时端口信号设置如下：在DE端口输入与VDD一样的信号，也就是发送器使能有效，在DI端口输进5V的方波电压信号，观察X和Y的结果波形信号。通过仿真可得，发送器将DI端口输入的二进制的数字逻辑信号转化成了X和Y端口的差分的模拟信号再进行输出，且若DI为高逻辑电平信号，输出X>Y；如果DI为低逻辑电平信号，输出X

图3.18 发送器的时序功能仿真

发送器端口DE的使能功能仿真见图3.19。电路设置如下：在DI端给进低信号，DE输进5V的方波信号，输出端X经简单的电阻接到电源VDD上。

图3.19 发送器端口DE的使能功能仿真

通过上图的结果得到，当DE为高电平有效状态时，发送器将DI的低逻辑电平转换为了差分的模拟信号X和Y，且X

25 图3.20为引脚X是高电平时，在X端进行12V~-7V的输入直流电压扫描时输出电流的仿真结果。从下图可以观察到，当X刚开始从12V电压进行扫描时，由于此时电压比较大，两路驱动输出电路均是关闭的，当X端电压慢慢减小时，两路驱动输出电路均慢慢打开并有电流流过，所以这个过程输出电流慢慢增加，当X端口的电压减小至2.5V附近时，由于平衡驱动部分电路中逻辑门的作用，使得一路驱动输出电路关闭，只有另外一路驱动输出电路保持开启的状态，此时输出电流发生骤降。随着X端口的输入电压继续变小，PMOS管最后进入饱和的状态，输出电流最后接近保持不变。因此该结构起到了过流保护作用。

图3.20 发送器输出电压为高时的输出电流仿真

图3.21为端口X为低电平时，在X端进行-7V~12V的输入直流电压扫描时输出电流的仿真结果。从下图可以观察到，当X刚开始从-7V电压进行扫描时，由于此时电压比较大，两路驱动输出电路均是关闭的，当X端电压慢慢增大时，两路驱动输出电路均慢慢打开并有电流流过，所以这个过程输出电流慢慢增加，当X端口的电压增加至2.5V附近时，由于平衡驱动部分电路中逻辑门的作用，使得一路驱动输出电路关闭，只有另外一路驱动输出电路保持开启的状态，这样输出电流发生骤降。随着X端口电压信号继续加大，NMOS管最后进入饱和状态，输出电流最后接近保持不变。因此该结构起到了过流保护作用。

26 3.3 低功耗电路

本文设计的低功耗模块的电路原理图见图3.22。

图3.21发送器输出电压为低时的输出电流仿真

当发送器和接收器的使能端口的信号DE和RE都处于无效状态时（DE是低、RE是高），端口P22输出保持为高，它可以使芯片的发送和接收模块都进入关断状态，从而可以降低整个芯片的功耗达到节能的效果。若RE为高且DE为低的持续时间小于50ns，则P22不会变为高，整个电路不会进入关断模式，如果输入端的信号维持这种状态在700ns以上，则P22将变为高电平，芯片电路进入关断模式，从而整个电路的能耗达到 nW级[53]。

VDDDEP22REGND

图3.22 低功耗电路

27 近似认为时间tPLH内只有PMOS导通，时间tPHL内只有NMOS导通，它们可以用下面公式表示。

(3.5)

(3.6)tPLHC?V?LOUT

IDP,avC?V?LOUT

IDN,av

tPHL其中IDP,av、IDN,av分别为导通时间内的平均电流，以最大导通电流的一半近似为平均电流，则平均电流用下式表示。

IDP,av?1?W??nCox????VGS?VTH?2

(3.7)

2?L?pIDN,av?1?W??pCox????VGS?VTH?2

(3.8)

2?L?n

传输延时tP就表示为：

tP?tPLH?tPH

(3.9)

将tPLH及tPHL的表达式带入得：

tP?2CL?VOUT2CL?VOUT??W??W??nCox????VGS?VTH?2?pCox????VGS?VTH?2

(3.10)

?L?n?L?p若?n??p，化简后得到

????11?? (3.11)

???W??W?22??????V?V?V?V????GSTHGSTH?L?L????np??tP?2CL?VOUT?nCox由上式可以看出，可通过控制器件的宽长比以及负载电容值来实现对延时的控制。电路的仿真结果如图3.23所示。从结果中可以看出，当DE和RE同时为高时P22输出为低，当RE维持高且DE由高转变为低后，P22在经历一定的延28 时t之后由低转变为高即控制芯片进入低功耗状态的有效电平，当DE维持低，RE由高转变为低后，P22立刻转成低即芯片正常运行时的状态。

3.4 无极控制

工作原理分析：如果X接总线的A，Y接总线的B，由于总线及芯片内部上下拉电阻的作用使得a被上拉，b被下拉，则比较器的输出为正常的高电平，其

图3.23 低功耗电路时序仿真

会启动极性控制电路进而上下拉电阻不会转换，极性开关也不会发生转换。

如果X接总线的B，Y接总线的A，由于总线上的上下拉电阻的作用，使得X

3.4.1 振荡器

1）振荡器原理

振荡器是一种非常重要的电路单元模块，在许多的电路结构中需要用到它。振荡器可以在只要接通电源并且不存在任何输入信号的时候可以源源不断的输出周期性方波信号的电路。由于振荡器便于集成，经常被用为片内时钟信号源使用。振荡器也可以称为一个糟糕的反馈运放。一个振荡器能无误的工作要满足巴克豪森准则，也就是振荡器的环路增益要达到以下两个条件：它的值一定要29 大于或者等于1，相位移动等于180°（相位交点在增益交点之前）。用公式表示如下：

H?j?0??1 (3.12)

?H?j?0??180?

(3.13)

2）振荡器分类

振荡器大致具有两种类型：环形振荡器和LC振荡器。一些不仅具有一定增

益同时又具有一定的延时的单位级电路的首尾相连可以组合为一种简单的振荡器，也就是环形振荡器。不过这个需要注意的是这些单位级的个数一定是奇数个，这样一来振荡器就能够正常的起振。本设计中运用了环形的结构。

3）振荡器电路

本文设计的环形振荡器单位增益级核心是由不带负载的反相器、带负载的反相器和压控型的反相器构成。它是一个9级振荡器（包括3级不带负载的反相器、3级带负载的反相器和3级电压控制的反相器）。

电压控制的反相器环形振荡器的震荡周期是可以调节的。调节的原理主要是通过改变电路的充放电的电流的大小值，电流的值改变之后则电路到负载的充放电时间也会被改变，从而就得到了可以控制的传输延时。又因为每一个增益级的延时的大小跟振荡器的振荡周期息息相关，所以振荡器的周期得到了有效控制。振荡周期的表达式可以总结为T?NCtotVDD，其中N是振荡器的级数，Ctot表示ID两级连接处的寄生电容，ID是充放电电流。

以反相器为基本增益级构成的环形振荡器的振荡周期与反相器的输出端口电压的上升以及下降的时间有关。它们分别用tr和tf表示且计算公式表示如下。其中C是端口处所有的电容之和，W和L分别是管子的宽和长，?p是PMOS管的电子迁移率，?n是NMOS管的电子迁移率，Cox是MOS管的单位面积下的栅氧化层的电容。

tr??p?VDD?Vtp2CVDD?2CVDD?2 (3.14)

tf??n??VDD?Vtn?2 (3.15)30

W?p???pCox (3.16)L

W?n???nCox (3.17)L若振荡器一共包括N个单位增益级，则该振荡器的震荡周期的公式为：

T?N?tr?tf?2。若近似认为Vtn?Vtp，则振荡器的周期总结为式（3.18）。由公式可得到，要想改变振荡周期，可以简单的增加或减小单位增益级的个数来达到，也可以增大或减小单位增益级的延时来达到。

T?NVDDC?VDD?Vtn?2?11??? (3.18)?????n?p?

图3.24表示了整个振荡器的电路图。P22为低功耗模块电路的输出，当RE和DE都无效时（低功耗状态下）P22为高，芯片正常运行时P22为低，OUT2为振荡器的输出，振荡器的输出为电压方波信号。P4与P5亦为振荡器的逻辑输出，它是后面极性控制电路的输入，P4在芯片正常工作时为高，在低功耗时为低，P5信号在芯片正常时为低，低功耗模式下为高。

VDDb5INV1INV2r1b1b3b7b12P22P5P4b2b4b8b13P6b6GND 图3.24 振荡器电路图

芯片上电后假设芯片是正常工作的模式，即P22输入信号为低电平，则b1导通，r1、b1及b2构成的支路导通，给后面电流镜提供所需要的周期方波信号。b9~b11截止，b2、b3、b8及b12一直处于饱和区，简化后的偏置电路如下图所示，b4镜像b2的电流，b7又镜像b3，最后被镜像到b12和b13给后面的振荡器电路提供可变调控的偏置。此时P4输出低，P5输出高。

31 VDDb5INV1INV2r1b1b3b7b12P22P5P4b2b4b8b13P6b6GND

图3.25 非低功耗模式下偏置电路简化图

芯片上电后假设芯片进入低功耗模式，即P22输入信号为高电平，则b1截止，b9~b11导通，b3、b7~b8和b12~b13处于截止状态，简化后的偏置电路如下

图所示，整个偏置电路不能有效工作。此时P4输出高电平信号，P5输出低电平。

VDDr1b3P22INV3b5b9b7b11b12P5P4b2b4b8b13P6b6GND

图3.26低功耗模式下偏置电路简化图

芯片上电后，P22为低时，管子b14、b17、b19、b22、b24及b27打开，因为in1为低，所以或非门NOR1的输出OUT2由in2控制，也就是输出与in2相反的电平；设未上电时O3（in2）为低，则信号OUT2输出高，所以管子b15打开b16关断，反相器INV14输入为高电平，后经过两个反相器后 O1输出高电位，同理O2输出低，从而使O3（in2）变为高，所以OUT2输出低，再接着信号O1输出低，O2输出高，O3再次变为低电位，就这样无限循环下去，信号OUT2就为具有周期性的电压方波信号。

振荡器单位增益级见图3.27。在正常状态时，P22是低的，即b18截止。通过更换电压P5和P17，改变管子的电流值，所以电路的输出信号的延时也得到了改变，进而振荡器的周期也被改变了。

32 VDDP5b14b15VDDINV4INV5out3b16b17GNDc2c1b18P22P17

图3.27振荡器单位增益级电路

对于振荡器周期的计算，可通过整合三类延时进行计算：压控型反相器、带

负载电容型反相器、不带负载电容反相器，这三种类型各有三级，通过将这三种三级振荡器的振荡周期相加就是这整个电路输出信号的周期。

第一种：电压控制型的反相器为单位增益级组合的环形振荡器。它的输出端带有负载电容，它的漏端电容Ctot相比于负载电容C1要小得多，所以计算时可忽略Ctot，只考虑负载电容C1。因为b12、b14、b19及b24之间的宽长比相同，b13、b17、b22及b27的尺寸相同，同时它们构成电流镜所以每条支路的电流相等，同时它们每一级的负载电容都相同，所以这三级振荡器的周期为T1?3?t1?t2??3C1VDD，可经过调整Ib13的大小来改变振荡周期。电流Ib13通过三Ib13级电流镜之后得到了最原始的电流Ib2，通过式（3.19）~（3.23）可得到式（3.24）

?W/L?b4Ib4??I(3.19)?W/L?b2b2

?W/L?b7Ib7??I(3.20)?W/L?b3b3

?W/L?b13Ib13??I(3.21)

?W/L?b8b8Ib3?Ib4

(3.22)

Ib7?Ib8

(3.23)

33 Ib13??W/L?b4??W/L?b7??W/L?b13?I (3.24)

b2?W/L?b2?W/L?b3?W/L?b8

改变电阻r1和管子b1和b2的宽和长可以改变电流Ib2。

第二种：带负载电容的反相器为单位增益级构成的环形振荡器。由于该增益级为三级，因此振荡周期表示为式（3.25），其中电容C2为负载电容。

3VDDC2?11???? (3.25)

????p??n

T2??VDD?Vt?2第三种：不带负载电容的反相器为单位增益级的环形振荡器。它的振荡周期计算同第二种，不同的是计算公式中的电容代表意义不一样。振荡周期表示为

3VDDC3?11???T3??(3.26)

??VDD?Vt?2??n?p??

C3是等效的栅氧电容和漏电容。所以，整个振荡器的振荡周期为

3CV3VDDC2T?T1?T2?T3?1DD?Ib13?VDD?Vt?2?11????3VDDC3?2????n?p??VDD?Vt??11???

(3.27)

?????n?p?

图3.28（a）

振荡器的仿真

图3.28(b) 振荡器的仿真局部放大

振荡器的仿真见图3.28（a）和（b）。由图可看出，在电源上电以后振荡器发生了振荡，输出电压的高低电平分别为0V和5V，振荡周期为11.5?s。

3.4.2 极性控制电路

极性控制的电路图见图3.29。它主要由一些MOS管子和逻辑门构成，主要控制比较器的输出信号OUT1是否要正确的传入到下一级的电路。

VDDd5P5d1VDDd6d2VDDOUT1d3GNDinv10INV10INV11INV12L1d7c7P4GNDd4P22

图3.29 极性控制电路图

35 低功耗模式时，P22为高电平，振荡器的输出信号P4是低P5是高，d1、d4断开，d7导通，则INV10的输入恒是低电平，则L1输出恒高。正常情况下（非低功耗模式时）P22是低，P4是高，P5是低，d1和d4都是导通的，d7截止，L1输出与比较器的输出OUT1一样的信号，d5和d6的作用是使得反应更快速，以信号inv10与L1为低电平为例，则d5和d6导通，从而反相器INV11的输入被更快的拉至高电平，所以信号的翻转速度被提升了。L1控制后面极性判断电路。

图3.30所示为极性控制电路的仿真结果图，从图中可以看出，控制信号P22为高电平时，L1输出恒高电平，P22为低电平时，L1输出与OUT1相同的电平信号。

图3.30 极性控制电路的仿真

3.4.3 分频电路

分频电路的作用为将进入的周期信号频率减半后再进行送出。其电路结构如下图所示。电路中CL是一种控制的信号，若CL是高，无论in6是什么信号，OUT3输出一直是高；当CL为低电平时，OUT3输出与in6相反的逻辑信号。所以只有当CL是低时电路才能正常工作。

36 INOUT3VDDe1e3e2e4in3in4e16e13e15in5e14in6e5e8GNDe6e7e12e9e11e10CL

图3.31 分频电路

CL有效时，分频器的运行具体是这样的：（1）当IN输入为低电平时，管子e1、e3、e6、e8、e10、e12、e14、e15的输入信号为低电平，管子e4、e5、e11、e13的输入信号为高，此时e1与e3构成的支路导通，所以信号in4为高，in3为低。管子e14、e15所组合的电路打开，进而in6是高，输出信号OUT3是低；（2）当IN输入信号从低变化为高之后，管子e1、e4、e5、e8、e10、e11、e13、e15的输入信号为低电平，管子e3、e6、e12、e14的输入信号为高，由于此时in3维持之前的高，所以有e2与e4构成的支路导通，in4输出高，经反相器后in3变成低，所以e9与e16的输入为高，进而由e9与e12构成的支路打开，in6输出为低，OUT3变化为高；（3）若IN的输入由高转变为低后，管子e3、e6、e12、e14的输入是低，管子e1、e4、e5、e8、e10、e11、e13、e15的输入信号为高电平，所以有e5和e8构成的支路打开，in4输出低，经反相器后in3变为高，所以e9与e16的输入为低，进而由e10与e11构成的支路打开，in6输出为低，OUT3输出为高；（4）当IN的输入由低转变为高后，管子e4、e5、e11、e13的输入信号为低电平，管子e1、e3、e6、e8、e10、e12、e14、e15的输入信号为高电平，由 e6和e7构成的支路导通，in4变为低，经反相器后in3变成高，所以e9与e16的输入为低，进而由e13与e16构成的支路打开，in6变为高，OUT3由高变成低。（5）输入信号IN由高转换成低，这时的分析如步骤（1）。

输入IN和输出OUT3它们的逻辑变化情况总结于表3.3。

37 表3.3 分频器的信号逻辑关系

输入信号IN

输出信号OUT3

图3.32是分频器的仿真。从结果图中可以看出，若信号CL为高，则OUT3输出是恒高，分频器没有起作用。若CL为低，分频器起作用，并将输入IN的频率减半后再进行输出。

图3.32分频器的功能仿真

3.4.4 极性判断电路

极性判断模块主要是由一些分频器、逻辑门构成。电路图如图3.33所示。非低功耗模式下，若RE和DE均为低，接收器打开发送器关断，极性控制电路的输出L1信号和比较器的输出OUT1相同。通过分析逻辑门NOR2、INV13~INV15、NAND1可得输出CL1和L1信号相同。若芯片和总线极性没有接反，比较器输出OUT1为高，即CL1=L1=OUT1，CL1亦为高，因为分频器的控制信号CL是低电平有效状态，所以无论P2为什么信号D1~D14的输出恒为高，从而分频器D15的输入为恒高，因为CL2为低，所以D15输出为高，则P1738 为低，不会打开后面极性翻转电路。分析逻辑门INV27、INV28、NAND3~NAND5可知P9输出和DI一样的信号。若芯片和总线极性接反，接收器的输出OUT1变成低，即CL1是低电平，分频器D1~D14正常工作，将输入的方波信号P2的周期一倍一倍的扩大，通过分析D14与D15之间的逻辑电路的各路信号可以得到信号P17输出高电平，从而后面的极性翻转电路被打开，P9输出和DI相反的信号。

INV16INV18INV20INV21in9NAND2INV22in11INV23INV24INV17INV19D5~D12P2D1D2D3CL1D4D13D14in7in8NOR3in10D15INV26INV25L1NOR2INV13INV14NAND1DEGNDINV15CL2P17P9NAND5NAND3INV27DINAND4INV28图3.33极性判断电路图

局部放大图如图3.34所示，信号in7为分频器D13的输出，in8为D14的输出，in9为分频器D3的输出。in7~in12的波形图如图3.35所示。

图3.34极性判断电路局部放大图

t11t2in7in8in10in9in11in12P17

图3.35 信号in7~in12的波形图

39 对于输入P2为标准的方波，设其周期为T时， D1~D15作为分频器使用，即每一级触发器输出信号的周期是输入信号的两倍。则信号in7、in8、in9的周期对应为213T、214T、23T都为T的偶数倍，信号in10、in9经与非门输出为in11，而in11经两个级连的反相器之后输入D15。在t1时刻，信号in9从高跳变为低，信号in11则由低跳变成高，此时D15触发由高变成低，信号P17由低跳变成高使接收器和驱动器的极性开关翻转，接收器输出高所以L1变为高，从而迫使D1~D14输出高，信号in10 则输出低，信号in11维持高电平，信号in12保持低电平不变，就这样极性开关控制信号P17被锁存在高电平不再变化，也就是极性调整的结果被锁存。

in7~in12的波形仿真见图3.36。从下图的可得出，以上的分析与仿真结果一至。

图3.36 极性控制模块的仿真

3.4.5 上下拉电阻控制电路

上下拉电阻控制如图3.37。主要由逻辑门和电阻构成。控制信号为P22和P17，其中P22为低功耗模块电路的输出，P17是极性控制电路的输出。低功耗模式下P22为高，通过推算左半边的逻辑电路可得信号p1、p2均是高，p3、p4均是低，所以管子f1~f4都是关断的状态，此电路没有工作。非低功耗状态下，P22是低。当P17为高时，p1、p3是高，p2、p4是低，所以端口X被下拉电阻R10连接到地，端口Y经过一个上拉电阻R11实现与VDD连接；当P17是低时，p1、p3是低，p2、p4为高，信号X被上拉电阻R9连接到VDD，信号Y经过一个下拉电阻R12连接到地。由于总线上默认的是A线通过电阻到VDD，B线通40 过电阻到GND，所以若芯片与总线极性没有接反时，应保证P17为低电平，也就是X接上拉电阻到VDD，Y接下拉电阻到GND。

VDDNAND6p1f1f2p2R9R11INV30P17INV31NAND7INV32XR12YP22INV29NAND8INV33p3R10f3NAND9INV34p4f4GND

图3.37 上下拉电阻控制电路

3.4.6 极性开关转换电路

极性开关电路图如下，主要是用来控制RS485芯片接收器输入极性，当芯片外部的X和Y与总线的A和B总线接反时，极性开关交变电路可以让芯片内部信号X/Y与a/b之间的转换。

P17INV35XINV36Yg1g2g3g4ab

图3.38 极性开关转换电路

X和Y是芯片的端口，没有极性。a、b是比较器的输入，由于上下拉电阻的作用信号a的电平大于信号b的电平，具有极性的区分。信号P17控制X和Y41 分别和a与b的连接。当P17是低时，g1与g2打开，g3与g4截止，X和a连接，Y和b连接；如果P17为高电平，则g1和g2截止，g3和g4打开，X和b连接，Y和a连接。

由以上分析可得，由于在正确状态时X和A及a连接，Y和B及b连接，所以当P17为低电平时，极性连接不发生改变；若当P17为高，极性连接发生改变，即X和A、b连接，Y和B、a连接。

极性开关转换模块的仿真见图3.39。从图中可以看出，在经过约500ms的极性判断及极性翻转时间后，电路的a和b端口从与X和Y的连接转换为分别和Y及X连接。

图3.39 极性开关转换模块的仿真

3.5 施密特触发器

施密特触发器又称为电平控制的双稳态触发器，也被称作为阈值开关，由于它具有突变的输入到输出的特性，常用于波形的整形、变换以及去噪。在RS485接口芯片中，施密特触发器被用在数字信号的输入端口（RE、DE、DI端），用来对信号整形以及消除外界带来的干扰信号。本文芯片中的施密特触发器采取电路结构如下图所示，主要包括施密特电路、整形电路以及缓冲器等三个部分组合而成。

VDD施密特电路整形电路M7GNDM2M3M11M8GNDM5M6VDDM4M10M12M14M9M13缓冲电路M1INV1VDDOUTGND

图3.40 施密特电路

管子M1~M6构成施密特触发电路，其中M3、M6起迟滞作用。如果去掉M3、M6，M1、M2、M3、M4就仅仅作为一个反相器，无论输入信号是从高变1到低还是由低变到高，电路的转换电压都会在VDD处，没有迟滞功能。

2引入M3、M6后，它拥有的迟滞作用分析如下：NMOS和PMOS管的阈值电压分别用Vthn和Vthp表示。当输入信号VIN=0时，M1、M2打开，M4、M5截止，V1输出高（V1约等于VDD），此时M3截止，M6导通并作为一个源极跟随器；M5的源极电位就约为VS5?VDD?VGS,N高。如果IN逐渐增大至Vthn时，M4打开，因为之前M6打开而使M5源极电压值较大，所以此时M5不会打开；1即使IN增大到VDD，M5仍旧不会导通。若IN继续增大，直到M1、M2的栅2源电压VGS1、VGS2减小到很小时，M1、M2进入深线性区趋于截止，M1、M2的内阻急剧增大，V1、VS5开始下降，最终达到VIN?VS5?Vthn，从而使M5导通并引发以下的正反馈过程：V1??VS5??VGS5??RON5??V1?。M5立刻开启并转换到较低压降的线性区域。这时候，V1降低会导致M3开启，然后M1、M2关掉，V1减小到低。

43 因此，若电源满足VDD??Vthn+Vthp的要求，施密特触发器的交变电平VT+1就要大于VDD；且会随着VDD增大而增大。同理，输入信号IN在下降过程中，2若满足VDD??VGS,N+VGS,P，施密特触发器下降过程的转换电平VT?就要小于1VDD，因为VIN由VDD开始下降时，M1先导通，而M2会保持截止状态直21至VIN远小于VDD。

图3.41 施密特正向电平转换仿真

图3.42 施密特负向电平转换仿真

44 施密特触发器的整形部分是被两个首尾相连的反相器（M1~M10）组合而成。在V1上升和下降时，两个反相器起正反馈效果，施密特输出的波形被整合的更加美观。M11~M14构成的两级反相器组成触发器的缓冲电路，它不仅用于提高电路的带负载能力，还用来将内部电路与外界负载进行隔离。

对电路进行DC扫描仿真，输入端口IN加一电压源，输入电压VIN由0上升到VDD和由VDD下降到0，观察输出端口OUT的变化。图3.41是正向转换VT?、图3.42负向转换VT-的仿真结果，其中VT?约为2.5V，

VT-约为0.5V。第4章电路整体仿真及版图绘制与测试

4.1 整体电路仿真

本节首先介绍了芯片整体的功能仿真。通过将X接地电平，将Y接2.5V的电平来模拟芯片和总线极性接反的状态，通过观察输出RO的波形状态可以判断芯片内部有没有极性极性判断与转换。图4.1为芯片的无极性功能及接收状态的仿真。从图中可以看出，刚开始时极性判断及转换电路没有工作，RO输出为X和Y的比较结果即低电平。当经过475?s的极性判断时间后，芯片内部极性判断电路判断出芯片与总线的极性接反，极性开关发生转换，X从原和a连接成了和b连接，Y和原b连接成了和a连接，所以RO输出状态有低转成高，芯片与总线的连接得到纠正。在500?s之后，给芯片X端口输入小于1.05KHZ的方波，可以看出RO输出了XY的正常比较结果。

图4.1 RS485芯片无极性功能及接收功能仿真

在芯片的端口X与Y之间连接54Ω的电阻与50pF的电容用以模拟总线上的满载情况。在DI端口输入瞬态的方波，观察X和Y的输出。图4.2为芯片发送器的仿真，发送器将DI端口的二进制数字电平信号转换成了X与Y端口的模拟差分信号，同时满足若DI是高，X>Y，DI为低，X

46 4.2 芯片的版图绘制

版图的设计与绘制是一款成功芯片必不可少的工序。经过精心设计与绘制的版图可以省掉很多芯片所占用的地方及流片费用。版图绘制是利用已有工艺规则

按照已经确定的电路将电路元件连接起来从而提供生产的物理设计过程。本设计

图4.2 RS485芯片发送功能仿真

版图基于Cadence Virtuoso Layout工具手工绘制生成，设计流程概括如下：设计环境搭建→版图绘制规则→单元电路绘制及DRC/LVS检查→整体版图拼接及DRC/LVS检查→提取寄生参数进行后仿调试→版图加入IO PAD等→全芯片整体仿真验证→提交GDSII数据。

实际制造的版图是以立体分层结构加以不同掺杂成分，以及正确连线关系组成所设计电路，而当前主流工具绘制版图则是在二维平面进行，用不同的颜色、形状与实际掩膜的不同层次及掺杂类型对应。同时制定相应版图DRC（Design

Rule Constrain）规则表征工艺厂制造时所必要的约束。在搭建设计环境时，需要准备以下几个文件：工艺制程文件（Technology File）以及显示文件（Display File），由工艺厂提供，用以完成上述制图和实际流片的对应。此外，DRC、LVS文件将在完成设计与实现后用来进行规则的检查和电路图等价性检查。

版图绘制时通常保持与电路图一致的层次结构，从而提升设计的可维护性，同时方便调试。本设计以模拟电路为核心，对于少量数字电路如反相器、基本的逻辑门等亦采取全手工方式绘制，只是数字部分往往事先规定一个同样的高度，以方便拼接时保持规整，如图4.3所示，这也是所有数字版图生成的通常习惯。

对于模拟电路版图的绘制，主要注意的是电流信号的顺畅，同时大电流的信号线应该适当的加宽，同时避免走太长距离，这样能够降低走线上面的电压损失。47 另外在模拟版图绘制时，尤其对于全差分运放的版图绘制，其对匹配的需求特别严格。本设计中一般用到的匹配技术方法有：紧凑要求匹配的管子、采用同质心的版图结构、避免使用晶体管的长度极短或宽度极窄、在匹配管的附近放上虚

图4.3 数字部分版图

拟管也称为dummy管（虚拟管的长度不需要与匹配管的长度一致，但它们相互之间的距离要保持一致，同时虚拟管的所有端口要连接在同一电位上，一般同时连接在电源或地上）、避免金属线直接穿过管子的有源栅区等。在画输入对管的版图时，要求两个管子在流片时高度的一致，针对这种要求，本设计运用了四方交叉的画法，如图4.4所示，这样保证了两个器件的质心在同一位置，同时两个管子的信号流都是对称的。

图4.4 差分对管版图

在画完一些基本的电路模块之后最好在模块周围加上保护环，它对于预防闩锁效应有很大帮助，同时也可以隔离及隔离噪声。

48 图4.5是本文设计的无极性RS485接口芯片的概貌图。整个版图占的面积为：1304.1 ×1608.69um2，该芯片一共有8个引脚端口，依次为VDD、GND、A、B、RO、RE、DI、DE。它们的作用如下表所示。

图4.5芯片的概貌图

表4.1 芯片端口功能介绍

引脚名称

VDD

GND

功能介绍

5V直流电源，为整个芯片供电。

地。

接收器的正相输入端同时也是发送器的正相输出端，连接到总线上。