海狮SL2S-12E V FPGA 数据手册说明书

2024年2月29日发(作者：星途txl是什么牌子)

西安智多晶微电子有限公司

Xi’an Intelligence Silicon Technology Co.,Ltd.

Sealion（海狮）SL2S-12E/V FPGA数据手册

Sealion（海狮）SL2S-12E/V FPGA

数据手册

西安智多晶微电子有限公司 XIAN Intelligent Silicon Technology

西安市高新区科技二路72号西安软件园西岳阁102室邮编710075

DS2003-SL2S-12E/V-v1.3 2022/05 I

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文档修订历史

日期

2020.11

2020.12

2021.11

版本

1.0

1.1

1.2

首次发布。

图 1-1 器件编号说明

修订内容

1. 修正2.2节，器件编号说明

1. 修正工业等级代号为CI

2022.05 1.3

修正器件编码说明

修正E176封装，补上pin41.

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概述 ................................................................................................................................................... 1

1.1

1.2

1.3

1.4

1.5

特性 ............................................................................................................................ 2

器件资源 .................................................................................................................... 3

器件结构 .................................................................................................................... 3

SL2S-12E合封SDR

SDRAM1 ................................................................................... 4

封装特性 .................................................................................................................... 4

管脚与封装 ....................................................................................................................................... 5

2.1

2.2

2.3

2.4

2.5

管脚定义 .................................................................................................................... 5

器件编号说明 ............................................................................................................. 5

SL2S-12E-E176

FPGA管脚列表 ............................................................................... 6

SL2S-12E-EA176管脚列表 ....................................................................................... 8

176-PIN ELQFP封装尺寸 ......................................................................................... 12

SL2S-12E/V交直流特性 ............................................................................................................... 14

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1 概述

西安智多晶微电子有限公司的Sealion（海狮）SL2S-12E/V FPGA器件（下称“FPGA”），建立在一个优化的低功耗工艺基础之上，并提供最低的功耗，通过最低的成本实现较高的功能性。FPGA器件旨在用于大批量、成本敏感的应用，使系统设计师在降低成本的同时又能够满足不断增长的应用要求，在低成本、低功耗FPGA市场处于领导地位。对无线、有线、广播、工业用户以及通信等行业中的低成本的小型应用，本FPGA无疑是最理想的选择。

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1.1 特性

FPGA具有以下特性：

丰富的逻辑资源

FPGA规模为12,032逻辑单元(LUTs)

优化的低功耗55nm工艺

核电压1.2V或3.3V

IO电压 (Vccio) 为3.3V

对大量丰富的并行处理资源的应用进行了重点优化

多逻辑单元以及布线资源

采用LUT4查找表，可灵活地优化为LUT5/LUT6组合设计

灵活的资源可提升利用率

对逻辑单元操作模式的性能进行了优化，例如可创建算术模式，用于实现加法器、计数器、累加器和比较器。

内置硬核DSP

? 20/40内置多个18×18/9×9可串行乘法器以及算数逻辑单元（ALU），可做两层叠加实现DSP处理密集型应用

高达300MHz

嵌入块存储容量为9Kbits,可配置成单端口、伪双端口、真双端口以及FIFO缓冲器或者ROM，通过配置可实现多种数据宽度

最大支持432Kbits分布式存储器

最大频率Fmax=400MHZ

最多可提供16个全局时钟，其中8个可以复用为高扇出网络

提供多达8个专用时钟输入引脚

2个5路时钟输出内置锁相环（PLL）提供倍频、分频、相位转移、展频等系统时钟功能

? 2个延时锁相环（DLL），提供分频、相位转移时钟功能

丰富的时钟资源

支持分布式和嵌入式存储

高性能可编程逻辑单元

低功耗

灵活强大的I/O单元

最高可达到140个有效用户I/O

输入输出支持3.3V电压

I/O支持标准单端, 差分,

伪双端包括LVTTL、LVCMOS、PCI, LVDS、BLVDS、mini-LVDS、RSDS

8个IO块(Bank)

可配置上拉、下拉及总线保持模式

片内100欧姆差分电阻

支持热插拔

64Mbits SDR SDRAM，工作频率Fmax=166MHz

无须外部配置电路

主模式(Active Serial AS)

从模式(Passive Serial PS)

自刷新配置(Self Refresh

Configuration SRC)

JTAG

配置过程支持SED多比特流检测、校验

配置过程支持多比特流加载，可在第一个程序文件加载失败后，自动跳到Golden区域加载第二个程序文件

安全与BSCAN

? 支持压缩及解压缩，其压缩比平均为3:1

? 兼容IEEE1149.1 Boundary Scan

(BSCAN)

封装

无铅封装

E176 eLQFP-176

EA176 eLQFP 176 与AGM 16K

QFP176管脚兼容

合封SDR SDRAM存储

配置模式

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1.2 器件资源

表 1-1 Sealion（海狮）SL2S-12E/V器件资源

SL2S-12E-E176逻辑单元分布式存储器嵌入式存储器(Kbits)嵌入式存储器单元数（9Kbits/单元）嵌入式18×18乘法器(注2)通用PLL+DLL数量全局时钟网络(注3)用户I/O模块最大用户I/O(注1)最大真差分(LVDS)输出(注1)核心工作电压芯片等级(注4)封装规格E176EA176【注】

1．管脚列表文件中的用户I/O管脚包括所有的通用I/O管脚、专用时钟管脚以及两用配置管脚。收发器管脚和专用配置管脚不包括在这一管脚列表中。每对I/O都存在真差分输入。

2．嵌入式18×18乘法器均为DSP硬核，可做乘法器兼累加器。

3． 16个全局时钟均包含8个主时钟及8个次时钟。

4．等级： C：商业级，结温温度： 0℃—85℃

CI：工业级，结温温度：-40℃—100℃

SL2S-12E-EA176122+28+88140141.2VC/CI单端IO与真差分输出数?140/6SL2S-12V122+28+88140143.3VC/CI??

122+28+88140141.2VC/CI127/5?176 eLQFP(20 x 20mm, 0.4mm)176 eLQFP(20 x 20mm, 0.4mm)1.3 器件结构

FPGA的核心构架由四输入查找表(LUTs)、逻辑单元存储器模块以及乘法器构成。嵌入式存储器模块具有9Kbit的SRAM存储器，可以把嵌入式存储器模块配置成单端口、伪双端口、真双端口RAM以及FIFO缓冲器或者ROM。嵌入式乘法器模块可以在单一模块中实现一个18×18或两个9×9乘法器。FPGA器件的I/O支持可编程总线保持、可编程上拉电阻、可编程下拉电阻、可编程延迟、可编程驱动能力、可编程slew-rate控制以及热插拔的优化。FPGA器件同时还支持支持驱动阻抗匹配(Rs)。FPGA器件有PLL和DLL以及全局和辅助时钟网络以提供可靠、有效且低偏斜的时钟管理与综合。您可以在HqFpga软件中对PLL进行重配置时钟频率或者相位。支持SDR、DDR、DDR2等接口，并支持1.2Gbps MIPI和真差分接口。接口可能位于器件的六个I/O模块（I/O bank），以实现更灵活的电路板设计。FPGA器件DDR SDRAM存储器接口解决方案，由一个PHY接口和一个存储控制器组成。智多晶提供了PHY接口IP，与顾客定制的存储控制器或智多晶提供的存储控制器一起使用。本FPGA具有先进编程功能如JTAG接口、被动串行接口 (Passive Serial)、主动串行接口 (Active Serial)和自刷新配置 (Self Refresh Configuration SRC)。编程模块实现双重启动 (dual boot)、eib

boot)、安全性设置、错误检测(Soft Error Detection SED)、以及局部重配置 (Partial

Reconfiguration)。详情请参考Sealion 2000 系列FPGA产品手册。

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西安智多晶的SL2S-12E FPGA，是基于西安智多晶成熟可靠的低成本、低功耗、高质量可编程FPGA，采用最新的3D合封技术，与一片2M X 32bits的SDRAM合封而成。SL2S-12E

有更小、更简单可靠的QFP封装。更大的内嵌存储容量与数字信号处理器，特别适用于大容量，高速数据的采集、传输和变换等应用。

1.4 SL2S-12E合封SDR SDRAM1

SL2S-12E 采用最新的3D合封技术与一片2Mx32 bit的SDR SDRAM (M12L64322A) 合封而成。其SDR SDRAM特性如下：

合封SDR SDRAM电源

所有Vccio(x) 提供内置SDR SDRAM读/写电源，其电压必须为3.3V

内置64Mb SDR SDRAM存储空间，32数据总线位宽，最高200MHz工作频率，最大读写带宽800MB/s

? 结构

可分为4块，每块区域大小为512Kx32bits

支持突发读/写 (Burst Read/Write)，突发长度可为1, 2, 4, 6和全页

CAS延迟时间 (CAS Latency) 可为2, 3

自动和自刷新

? 读/编程/擦除

最小时钟周期: 5ns@CAS latency=3, 10ns@CAS latency=2

时钟触发到有效输出最大时间: 5ns@CAS latency=3, 6ns@CAS latency=2

时钟触发到高阻抗时间: 5ns@CAS latency=3, 6ns@CAS latency=2

最小时钟高脉冲宽: 2ns

最小时钟低脉冲宽: 2ns

最小输入数据设定时间: 1.5ns

最小输入数据保持时间: 1ns

刷新周期(4K列): 64ms

工作电流@1 Bank：180mA

工作电流@突发 (burst)模式：260mA

待机电流: 40mA

自刷新电流: 2mA

【注】1: 详细信息可参考ESMT M12L64322A数据手册

1.5 封装特性

无铅，小型，多IO封装

20mm x 20mm E176 QFP，多达127个单端口IO

20mm x 20mm EA176 QFP，多达140个单端口IO, 与AGM 16K QFP-176管脚兼容

优化的引脚排布，使得只需要两层PCB

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2 管脚与封装

2.1 管脚定义

表 2-1 FPGA管脚定义

管脚名称NCGNDVccext (Vcc)Vccio(x)TCKTDITDOTMSNCFGnSTATUSDONEDCLKSNNCSONCEOASDO/SIDATA0/SOSCLSDA－－－－输入输入输出输入输入输入输出输入输出输入/输出输入输出输出输入输出输入输出输入输出输入输出方向普通I/O无连接电源地内部核心模块电源I/O组电源JTAG专用管脚TCK输入边界扫描时钟边界扫描数据输入边界扫描数据输出边界扫描模式选择配置专用管脚复位信号/重配置触发信号，低电平时触发一次重配置过程，在JTAG工作时此信号无效。配置状态标志信号，配置正常进行或成功完成时为高电平，在配置初始化或配置错误时为低电平；可通过拉低此信号来推迟配置开始的时间。配置完成标志信号，配置完成后将会输出高电平信号；使用daisy_chain时，将所有芯片DONE信号连接在一起可以等待所有芯片配置完成后再同时开始工作。配置接口时钟信号，选择PS模式时，从外界接收时钟信号；选择AS模式时，向外发出时钟信号。片选信号，低电平时表示选中当前FPGA进行配置。AS模式下用于向外部SPI FLASH提供的片选信号，低电平有效。daisy_chain时向下一级FPGA发出的片选信号。AS模式x2 x4位宽下，向外发出数据，x1 x2 x4位宽下，接收回读数据。

AS模式x2 x4位宽下，向外发出数据， x2 x4位宽下，接收回读数据。AS模式 x4位宽下，向外发出数据，接收回读数据。AS模式 x4位宽下，向外发出数据，接收回读数据。

描述

2.2 器件编号说明

图 2-1 器件编号说明

Device FamilySL2:

Sealion 2000 FPGADevice StatusBlank : Production DeviceES : Engineering SampleSL2S-12E-8F256CDevice SeriesBlank:

Generic FPGAS: FPGA+SDRAMD: FPGA+DDR2E: Embedded Flash FPGAEP: Embedded Flash FPGA+PSRAMOperating TemperatureC: Commercial(Tj= 0oC to 85oC)CI: Industrial

(Tj=-40oC to 100oC)PackageLogic Capacity5 : 5040 Logic Units7 : 6864 Logic Units12 : 12032 Logic Units25 : 24992 Logic UnitsSupply VoltageV : 2.5/3.3VE : 1.2VSpeed Grade6 (fastest)789W81: 81-ball WLCSP, 0.4mmW88: 88-ball ESIFO, 0.4mmN84: 84-pin QFN, 0.5mm

N96: 96-pin QFN, 0.35mmM121:121-ball mBGA, 0.5mmE100: 100-Pin eLQFP, 0.5mmE144: 144-Pin eLQFP, 0.5mmE176:176-Pin eLQFP, 0.4mmEA176: 176-Pin eLQFP, 0.4mmU213: 213-ball uBGA, 0.8mmF256: 256-ball fBGA, 1.0mmU256: 256-ball uBGA, 0.8mm

U324: 324-ball uBGA, 0.8mm

U332: 332-ball uBGA, 0.8mm

U400: 400-ball uBGA, 0.8mm

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2.3 SL2S-12E-E176 FPGA管脚列表

表 2-2 SL2S-12E-E176管脚列表

Bank

NumberB1B1B1B1B1B1B1B1B1B1B1B1B1B1B1B1B1B1B1B1B2B2B2B2B2B2B2B2B2B2B2B2B2B2B2B2B3B3B3B3B3B3B3B3B3B3B3B3B3B3B3B3B3B4B4B4B4B4B4B4B4B4B4B4VREFB GroupPin Name/FunctionVREFB1N0IOVREFB1N0IOVREFB1N0IOVREFB1N0IOVREFB1N0IOVREFB1N0IOVREFB1N0IOVREFB1N0IOVREFB1N0IOVREFB1N0IOVREFB1N0IO/CLK0VREFB1N0IO/CLK1VREFB1N0nSTATUSVREFB1N0DIO/CLKVREFB1N0nCONFIGVREFB1N0nCEVREFB1N0TCKVREFB1N0TMSVREFB1N0TDOVREFB1N0TDIVREFB2N0VREFB2N0VREFB2N0VREFB2N0VREFB2N0VREFB2N0VREFB2N0VREFB2N0VREFB2N0VREFB2N0VREFB2N0VREFB2N0VREFB2N0VREFB2N0VREFB2N0VREFB2N0VREFB3N0VREFB3N0VREFB3N0VREFB3N0VREFB3N0VREFB3N0VREFB3N0VREFB3N0VREFB3N0VREFB3N0VREFB3N0VREFB3N0VREFB3N0VREFB3N0VREFB3N0VREFB3N0VREFB3N0VREFB4N0VREFB4N0VREFB4N0VREFB4N0VREFB4N0VREFB4N0VREFB4N0VREFB4N0VREFB4N0VREFB4N0VREFB4N0IO/CLK2IOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIO/CLK8IOIO/CLK9IOIOIOIOIOIOIOIOIOIODifferential InputsDIFFIN_L2pDIFFIN_L3pDIFFIN_L3nDIFFIN_L4pDIFFIN_L4nDIFFIN_L6pDIFFIN_L7pDIFFIN_L7nDIFFIN_L9pDIFFIN_L9nDIFFCLK_0pDIFFCLK_0nTrue LVDS

outputsConfiguration

FunctionDQS262829383948474955969787980E176ASDOnCSODATA0nSTATUSDCLKnCONFIGnCETCKTMSTDOTDIDIFFCLK_2pDIFFIN_L10nDIFFIN_L11p/LPLL_INpDIFFIN_L11n/LPLL_INnDIFFIN_L12pDIFFIN_L12nDIFFIN_L13p/LPLL_FBpDIFFIN_L13n/LPLL_FBnDIFFIN_L14pDIFFIN_L14nDIFFIN_L15pDIFFIN_L15nDIFFIN_L16pDIFFIN_L16nDIFFIN_L19pDIFFIN_L19nDIFFIN_B1pDIFFIN_B1nDIFFIN_B2pDIFFIN_B2nDIFFIN_B3pDIFFIN_B3nDIFFIN_B4pDIFFIN_B4nDIFFIN_B6pDIFFIN_B6nDIFFIN_B8pDIFFIN_B8nDIFFIN_B10pDIFFIN_B10nDIFFIN_B12pDIFFCLK_8pDIFFCLK_8nDIFFCLK_9pDIFFCLK_9nDIFFIN_B14pDIFFIN_B14nDIFFIN_B15pDIFFIN_B16pDIFFIN_B18pDIFFIN_B18nDIFFIN_B19pDIFFIN_B19nDIFFIN_B20p

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Bank

NumberB4B4B4B4B4B4B5B5B5B5B5B5B5B5B5B5B5B5B5B5B5B5B5B6B6B6B6B6B6B6B6B6B6B6B6B6B6B6B6B6B6B7B7B7B7B7B7B7B7B7B7B7B7B7B7B7B7B7B8B8B8B8B8B8B8B8B8B8B8B8B8B8B8B8B8VREFB GroupPin Name/FunctionVREFB4N0IOVREFB4N0IOVREFB4N0IOVREFB4N0IOVREFB4N0IOVREFB4N0IOVREFB5N0VREFB5N0VREFB5N0VREFB5N0VREFB5N0VREFB5N0VREFB5N0VREFB5N0VREFB5N0VREFB5N0VREFB5N0VREFB5N0VREFB5N0VREFB5N0VREFB5N0VREFB5N0VREFB5N0VREFB6N0VREFB6N0VREFB6N0VREFB6N0VREFB6N0VREFB6N0VREFB6N0VREFB6N0VREFB6N0VREFB6N0VREFB6N0VREFB6N0VREFB6N0VREFB6N0VREFB6N0VREFB6N0VREFB6N0VREFB6N0VREFB7N0VREFB7N0VREFB7N0VREFB7N0VREFB7N0VREFB7N0VREFB7N0VREFB7N0VREFB7N0VREFB7N0VREFB7N0VREFB7N0VREFB7N0VREFB7N0VREFB7N0VREFB7N0VREFB7N0VREFB8N0VREFB8N0VREFB8N0VREFB8N0VREFB8N0VREFB8N0VREFB8N0VREFB8N0VREFB8N0VREFB8N0VREFB8N0VREFB8N0VREFB8N0VREFB8N0VREFB8N0VREFB8N0VREFB8N0IOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIO/CLK6MSEL2MSEL1MSEL0CONF_DONEIOIOIO/CLK5IO/CLK4IOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIO/CLK10IOIO/CLK11IOIOIOIOIOIOIOIOIOIOIOIOIOIOIODifferential InputsDIFFIN_B21pDIFFIN_B21nDIFFIN_B23pDIFFIN_B23nDIFFIN_B24pDIFFIN_B26pDIFFIN_R21nDIFFIN_R21pDIFFIN_R19nDIFFIN_R19pDIFFIN_R17nDIFFIN_R17pDIFFIN_R15nDIFFIN_R15pDIFFIN_R14nDIFFIN_R13n/RPLL_FBnDIFFIN_R13p/RPLL_FBpDIFFIN_R12pDIFFIN_R11n/RPLL_INnDIFFIN_R11p/RPLL_INpDIFFIN_R10pDIFFCLK_6pSealion（海狮）SL2S-12E/V FPGA数据手册

True LVDS

outputsConfiguration

FunctionDQS88998994983996576E176DQ1DQ1DQ1DQ1DQ1DQ1DQSN1DQS1DQ1DQ1DQ1MSEL2MSEL1MSEL0CONF_DONEINIT_DONEDQ0DQ0nCEODQ0DIFFIN_R9nDIFFIN_R9pDIFFCLK_4nDIFFCLK_4pDIFFIN_R8pDIFFIN_R7nDIFFIN_R6nDIFFIN_R6pDIFFIN_R5nDIFFIN_R5pDIFFIN_R4nDIFFIN_R4pDIFFIN_R2nDIFFIN_R2pDQSN0DQS0DIFFIN_T23nDIFFIN_T23pDIFFIN_T22nDIFFIN_T22pDIFFIN_T21nDIFFIN_T21pDIFFIN_T20pDIFFIN_T19nDIFFIN_T19pDIFFIN_T18nDIFFIN_T18pDIFFIN_T16nDIFFIN_T16pDIFFCLK10nDIFFCLK10pDIFFCLK11nDIFFCLK11pDIFFIN_T13pDIFFIN_T12nDIFFIN_T12pDIFFIN_T10nDIFFIN_T10pDIFFIN_T8nDIFFIN_T8pDIFFIN_T7nDIFFIN_T7pDIFFIN_T6pDIFFIN_T5pDIFFIN_T4pDIFFIN_T2pDIFFIN_T1nDIFFIN_T1pDIFFOUT_T23nDIFFOUT_T23pDIFFOUT_T21nDIFFOUT_T21pDIFFOUT_T18nDIFFOUT_T18pDIFFOUT_T11pDIFFOUT_T5nDIFFOUT_T5pDIFFOUT_T4pDIFFOUT_T1nDIFFOUT_T1p

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Bank

NumberVREFB GroupPin Name/FunctionVCCEXTVCCEXTVCCEXTVCCEXTVCCEXTVCCEXTVCCEXTVCCEXTVCCEXTVCCEXTVCCIO1VCCIO1VCCIO2VCCIO2VCCIO3VCCIO3VCCIO4VCCIO4VCCIO5VCCIO5VCCIO6VCCIO6VCCIO7VCCIO7VCCIO8VCCIO8GND (注1)GND (注1)GND (注1)GND (注1)GND (注1)GND (注1)GND (注1)GND (注1)GND (注1)GND (注1)GND (注1)Differential InputsSealion（海狮）SL2S-12E/V FPGA数据手册

True LVDS

outputsConfiguration

FunctionDQSE746274839515注1：另拥有一个用於接地的暴露焊盘(EPAD)，用户可连接到PCB上的接地版。

2.4 SL2S-12E-EA176管脚列表

表 2-3 SL2S-12E-EA176 管脚列表

Bank

NumberB1B1B1B1B1B1B1B1B1B1B1B1B1B1B1B1B1B1B1B1B1VREFB GroupPin Name/FunctionVREFB1N0IOVREFB1N0IOVREFB1N0IOVREFB1N0IOVREFB1N0IOVREFB1N0IOVREFB1N0IOVREFB1N0IOVREFB1N0VREFB1N0VREFB1N0VREFB1N0VREFB1N0VREFB1N0VREFB1N0VREFB1N0VREFB1N0VREFB1N0VREFB1N0VREFB1N0VREFB1N0IOIOIOIO/CLK0IO/CLK1VCCIO1nSTATUSDIO/CLKnCONFIGTCKTMSTDOTDIDifferential InputsDIFFIN_L3nDIFFIN_L4pDIFFIN_L4nDIFFIN_L5pDIFFIN_L5nDIFFIN_L6pDIFFIN_L6nDIFFIN_L7nDIFFIN_L8pDIFFIN_L9pDIFFIN_L9nDIFFCLK_0pDIFFCLK_0nTrue LVDS

outputsConfiguration

FunctionASDOnCSODQSEA176DATA0nSTATUSDCLKnCONFIGTCKTMSTDOTDI89123641218

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NumberB2B2B2B2B2B2B2B2B2B2B2B2B2B2B2B2B2B3B3B3B3B3B3B3B3B3B3B3B3B3B3B3B3B3B3B4B4B4B4B4B4B4B4B4B4B4B4B4B4B4B4B4B4B4B4B5B5B5B5B5B5B5B5B5B5B5B5B5B5B5B5B5B5B5B5B5B5B5VREFB GroupPin Name/FunctionVREFB2N0IO/CLK2VREFB2N0IO/CLK3VREFB2N0IOVREFB2N0IOVREFB2N0IOVREFB2N0IOVREFB2N0IOVREFB2N0IOVREFB2N0IOVREFB2N0IOVREFB2N0IOVREFB2N0IOVREFB2N0IOVREFB2N0IOVREFB2N0IOVREFB2N0IOVREFB2N0IOVREFB3N0VREFB3N0VREFB3N0VREFB3N0VREFB3N0VREFB3N0VREFB3N0VREFB3N0VREFB3N0VREFB3N0VREFB3N0VREFB3N0VREFB3N0VREFB3N0VREFB3N0VREFB3N0VREFB3N0VREFB3N0VREFB4N0VREFB4N0VREFB4N0VREFB4N0VREFB4N0VREFB4N0VREFB4N0VREFB4N0VREFB4N0VREFB4N0VREFB4N0VREFB4N0VREFB4N0VREFB4N0VREFB4N0VREFB4N0VREFB4N0VREFB4N0VREFB4N0VREFB4N0VREFB5N0VREFB5N0VREFB5N0VREFB5N0VREFB5N0VREFB5N0VREFB5N0VREFB5N0VREFB5N0VREFB5N0VREFB5N0VREFB5N0VREFB5N0VREFB5N0VREFB5N0VREFB5N0VREFB5N0VREFB5N0VREFB5N0VREFB5N0VREFB5N0VREFB5N0VREFB5N0IOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIO/CLK8IOIOIO/CLK9IOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIO/CLK7IO/CLK6Differential InputsDIFFCLK_2pDIFFCLK_2nDIFFIN_L11p/LPLL_INpDIFFIN_L11n/LPLL_INnDIFFIN_L12nDIFFIN_L13p/LPLL_FBpDIFFIN_L13n/LPLL_FBnDIFFIN_L14pDIFFIN_L14nDIFFIN_L15pDIFFIN_L15nDIFFIN_L16pDIFFIN_L16nDIFFIN_L17pDIFFIN_L19pDIFFIN_L19nDIFFIN_B1pDIFFIN_B1nDIFFIN_B2pDIFFIN_B2nDIFFIN_B3pDIFFIN_B3nDIFFIN_B4pDIFFIN_B4nDIFFIN_B6pDIFFIN_B6nDIFFIN_B8pDIFFIN_B8nDIFFIN_B10pDIFFIN_B10nDIFFIN_B12pDIFFCLK_8pDIFFCLK_8nDIFFIN_B13pDIFFCLK_9pDIFFCLK_9nDIFFIN_B14pDIFFIN_B14nDIFFIN_B15pDIFFIN_B15nDIFFIN_B16pDIFFIN_B16nDIFFIN_B18pDIFFIN_B18nDIFFIN_B19pDIFFIN_B19nDIFFIN_B20pDIFFIN_B21pDIFFIN_B21nDIFFIN_B22nDIFFIN_B23pDIFFIN_B23nDIFFIN_B24pDIFFIN_B26pDIFFIN_R21nDIFFIN_R21pDIFFIN_R19nDIFFIN_R19pDIFFIN_R18nDIFFIN_R18pDIFFIN_R17nDIFFIN_R17pDIFFIN_R16nDIFFIN_R16pDIFFIN_R15nDIFFIN_R15pDIFFIN_R14nDIFFIN_R14pDIFFIN_R13n/RPLL_FBnDIFFIN_R13p/RPLL_FBpDIFFIN_R12nDIFFIN_R12pDIFFIN_R11n/RPLL_INnDIFFIN_R11p/RPLL_INpDIFFCLK_6nDIFFCLK_6pSealion（海狮）SL2S-12E/V FPGA数据手册

True LVDS

outputsConfiguration

FunctionDQSEA2933638394858596768697778878588899598991131DQ1DQ1DQ1DQ1DQ1DQ1DQSN1DQS1DQ1DQ1DQ1DQ1

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NumberB6B6B6B6B6B6B6B6B6B6B6B6B6B6B6B7B7B7B7B7B7B7B7B7B7B7B7B7B7B7B7B8B8B8B8B8B8B8B8B8B8B8B8B8B8B8B8B8B8B8B8VREFB GroupPin Name/FunctionVREFB6N0MSEL1VREFB6N0CONF_DONEVREFB6N0IO/CLK5VREFB6N0IO/CLK4VREFB6N0IOVREFB6N0IOVREFB6N0IOVREFB6N0IOVREFB6N0IOVREFB6N0IOVREFB6N0IOVREFB6N0IOVREFB6N0IOVREFB6N0IOVREFB6N0IOVREFB7N0VREFB7N0VREFB7N0VREFB7N0VREFB7N0VREFB7N0VREFB7N0VREFB7N0VREFB7N0VREFB7N0VREFB7N0VREFB7N0VREFB7N0VREFB7N0VREFB7N0VREFB7N0VREFB8N0VREFB8N0VREFB8N0VREFB8N0VREFB8N0VREFB8N0VREFB8N0VREFB8N0VREFB8N0VREFB8N0VREFB8N0VREFB8N0VREFB8N0VREFB8N0VREFB8N0VREFB8N0VREFB8N0VREFB8N0VREFB8N0VREFB8N0IOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIO/CLK10IOIO/CLK11IOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOVCCEXTVCCEXTVCCEXTVCCEXTVCCEXTVCCEXTVCCEXTVCCEXTVCCEXTVCCEXTVCCIO1VCCIO2VCCIO3VCCIO4VCCIO5VCCIO6VCCIO7VCCIO8Differential InputsSealion（海狮）SL2S-12E/V FPGA数据手册

True LVDS

outputsConfiguration

FunctionMSEL1CONF_DONEDQSEA176118116DQ0DQ0114115DIFFCLK_4nDIFFCLK_4pDIFFIN_R8pDIFFIN_R7nDIFFIN_R7pDIFFIN_R6nDIFFIN_R6pDIFFIN_R5nDIFFIN_R5pDIFFIN_R4nDIFFIN_R4pDIFFIN_R2nDIFFIN_R2pnCEODQ0DQ0DQSN0DQS4998378133DIFFIN_T23nDIFFIN_T23pDIFFIN_T22nDIFFIN_T22pDIFFIN_T21nDIFFIN_T21pDIFFIN_T20pDIFFIN_T19nDIFFIN_T19pDIFFIN_T18nDIFFIN_T18pDIFFIN_T16nDIFFCLK10nDIFFCLK10pDIFFCLK11nDIFFCLK11pDIFFIN_T13pDIFFIN_T12nDIFFIN_T12pDIFFIN_T10nDIFFIN_T10pDIFFIN_T8pDIFFIN_T7pDIFFIN_T6nDIFFIN_T6pDIFFIN_T5nDIFFIN_T5pDIFFIN_T4pDIFFIN_T3nDIFFIN_T3pDIFFIN_T2nDIFFIN_T2pDIFFIN_T1nDIFFIN_T1pDIFFOUT_T23nDIFFOUT_T23pDIFFOUT_T21nDIFFOUT_T21pDIFFOUT_T18nDIFFOUT_T18pDIFFOUT_T11pDIFFOUT_T5pDIFFOUT_T4nDIFFOUT_T4pDIFFOUT_T2nDIFFOUT_T2pDIFFOUT_T1nDIFFOUT_T1p167

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NumberVREFB GroupPin Name/FunctionGND (注1)GND (注1)GND (注1)GND (注1)GND (注1)GND (注1)GND (注1)GND (注1)GND (注1)Differential InputsSealion（海狮）SL2S-12E/V FPGA数据手册

True LVDS

outputsConfiguration

FunctionDQSEA169

注1：另拥有一个用於接地的暴露焊盘(EPAD)，用户可连接到PCB上的接地版。

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2.5 176-pin eLQFP封装尺寸

表 2-4 176-pin eLQFP 封装尺寸表

Package Outline Dimension Table

Symbol

Min.

---

0.05

1.30

Millimeters

Nom.

---

0.10

1.40

22.00 BSC

20.00 BSC

22.00 BSC

20.00 BSC

SL2S-12E: 6.00BSC; SL2S-25E: 7.00BSC

0.60

0.40 BSC

---

0.16

---

0.13

Max.

1.60

0.15

1.50

0.45

0.14

0.13

0.12

0.75

0.22

0.19

0.17

0.14

图 2-2 176-pin eLQFP 封装尺寸图

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Sealion（海狮）SL2S-12E/V FPGA数据手册

3 SL2S-12E/V交直流特性

请参考Sealion 2000系列FPGA产品手册。

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